ICsprout55是个开源PDK, 也是可生产的PDK

• 是国内发布的首个开源PDK, 也是截至发布时业界最先进的开源PDK
  • 对全球的开源芯片生态来说是一项重要的突破

一生一芯曾经采用另一款开源PDK nangate45

• 仅面向学术研究, 其中标准单元的数量和质量也与商业PDK有一定差距
• 而且不能用于流片, 没有工厂将其用于产线中

ICsprout55的发布, 让我们向基于开源IP+开源SoC+开源EDA+开源PDK完成一颗全开源处理器芯片的流片这个目标迈进了一大步

在处理器设计的全流程中, 不同的设计阶段会使用不同的文件

• 综合的工艺映射阶段会读入.lib文件
  • 将逻辑上功能等价的子电路映射到相应的标准单元

• 进行网表仿真时会读入.v文件
  • 让RTL仿真器进行标准单元级别的仿真, 从而验证综合后的网表功能符合预期

• 布局时需要读入.lef文件
  • 根据标准单元的尺寸等信息决定每个标准单元的位置

在RTL逻辑设计中各个元件之间的连接关系, 在物理上最终是通过金属层提供的连接功能实现的

• 在1P7M中, M1为低层金属层, M2-M6为中层金属层, M7为高层金属层
  • 有5层中层金属层专门用于实现标准单元之间的连接

时钟信号需要连接大量的触发器, 其传输距离比一般的数据信号要长

• 通常采用更大的线宽(例如数据信号线宽的2倍)
• 习惯上会选择高层金属层的下面一层来实现时钟信号(如M6)

先进工艺会提供更多的金属层, 如1P9M, 1P11M等

• 提供更丰富的空间用于进行标准单元之间的连接
• 但在制造过程中需要用到更多的金属层掩膜(mask), 故制造成本更高

LAYER MET1
  TYPE ROUTING ;
  DIRECTION HORIZONTAL ;
  PITCH 0.2 0.2 ;
  WIDTH 0.09 ;
  OFFSET 0.1 0.1 ;
  AREA 0.042 ;
  SPACING 0.09 ;
  MAXWIDTH 10 ;
  MINENCLOSEDAREA 0.18 ;
  CAPACITANCE CPERSQDIST 0.0007630 ;
  EDGECAPACITANCE 0.0000339 ;
  RESISTANCE RPERSQ 0.1122 ;
  DCCURRENTDENSITY AVERAGE 1.5 ;
END MET1

 WIDTH
   |
 <-+->
|     |                          |     |
|     |                          |     |
|     |                          |     |
|wire |                          |     |
|     |                          |     |
|     |                          |     |
|     |                          |     |
|     |           PITCH          |     |
|     |             |            |     |
|     |             |            |     |
|     |             |            |     |
   |<---------------+-------------->|

• TYPE字段为ROUTING, 表示该层用于布线
• WIDTH和PITCH分别以\(um\)为单位给出最小线宽和最小走线间距

• 而晶体管的参数由工艺决定, 这对后端物理设计过程来说是相对固定的
  • 不像金属层那样可以让EDA工具根据设计需求进行动态布线

在LEF文件中只需要声明多晶硅层的存在即可

• 更多工艺细节记录在其他文件(如GDS)中

类似地, 绝缘层和硅衬底从功能上与多晶硅层紧密绑定, 甚至不需要在LEF文件中出现

因此, 高性能处理器的设计通常选择金属层多的工艺

• 通过更丰富的布线空间来缓解布线阶段的压力

例如, 香山处理器团队在设计过程中尝试将工艺从1P9M切换到1P11M

• 无需改动RTL代码, 即可降低线延迟, 提升处理器的主频

• 在ICsprout55中, 标准单元的命名遵循功能+驱动能力+H+轨道数+阈值电压的命名方式
  • 对于命名为NAND2X1H7L的标准单元
    • 功能为二输入的与非门; 驱动能力为X1, 即1倍标准驱动能力; 其高度(H)为7个轨道; 阈值电压为LVT
  • 对于命名为OR3X0P5H7R的标准单元
    • 功能为三输入的或门; 驱动能力为X0P5, 即0.5倍标准驱动能力(P表示小数点); 其高度(H)为7个轨道, 阈值电压为RVT

接下来以NAND2X1H7L为例, 查阅标准单元库中的相关文件, 进一步了解标准单元的各种属性

LIB文件由一些头部字段和若干个标准单元(cell)的描述组成

 cell (NAND2X1H7L) {
    area : 1.12;
    // ......
    leakage_power () {
      value : 0.312371;
      when : "(A * B * !Y)";
      related_pg_pin : VDD;
    }
    // ......
    pin (Y) {
      direction : output;
      function : "(!A) + (!B)";
      // ......
      timing () { ......  }
      internal_power () { ...... }
    }

LIB文件主要用于综合, 时序分析和功耗分析

• yosys在进行工艺映射时会读入LIB文件, 并根据标准单元function字段, 决定将哪些子电路映射为何种标准单元

• iSTA工具会根据标准单元的timing字段, 计算出各种情况下的每个标准单元的逻辑延迟, 最后报告网表的若干条最长路径

标准单元数据手册: 可读性比LIB文件更好

RTL仿真器通常无法识别LIB文件及其function字段

• 因此, 标准单元库通常还提供标准单元的Verilog行为模型

cd yosys-sta/pdk/icsprout55/IP/STD_cell/ics55_LLSC_H7C_V1p10C100/
vim ics55_LLSC_H7CL/verilog/ics55_LLSC_H7CL.v

RTL仿真器将会按照模型文件中的模块定义对网表文件中的标准单元进行实例化, 从而开展网表层次的仿真工作

• ICsprout55提供的行为模型还包含丰富的时序信息(specify语句)
  • 可以支持用户开展网表层次的时序仿真工作

上述对齐规则规定, 摆放标准单元时, \(x\)轴坐标必须为0.2的整数倍, \(y\)轴坐标必须为1.4的整数倍

• NAND2X1H7L的SIZE字段给出了标准单元的尺寸
  • 0.8 BY 1.4符合对齐规则

一般地, 可以认为SITE定义了一个网格单元

• 所有标准单元从尺寸上来看, 都是由一个或多个网格单元组成的矩形

LEF文件详细描述了标准单元的几何外形信息, 帮助EDA工具将标准单元正确地摆放在芯片中

CDL文件中对晶体管结构的描述格式如下:

.SUBCKT 子电路名称 端口1 端口2 ...
晶体管实例名称 漏极 栅极 源极 衬底 晶体管类型 沟道宽度 沟道长度
...
.ENDS

.SUBCKT NAND2X1H7L A B VDD VSS Y
*.PININFO A:I B:I Y:O VDD:B VSS:B
MMN0 Y B net6 VSS nm1p2_lvt_lp W=210n L=60n m=1
MMN1 net6 A VSS VSS nm1p2_lvt_lp W=210n L=60n m=1
MMP1 Y B VDD VDD pm1p2_lvt_lp W=270n L=60n m=1
MMP0 Y A VDD VDD pm1p2_lvt_lp W=270n L=60n m=1
.ENDS

CDL文件主要用于进行晶体管层次的SPICE仿真, 以及检查GDS版图与网表逻辑的一致性, 后者称为LVS(Layout Versus Schematic)

• MMN0 Y B net6 VSS nm1p2_lvt_lp W=210n L=60n m=1
  • 实例化一个名为MMN0的nMOS晶体管
  • 漏极和端口Y相连, 栅极和端口B相连, 源极和线网net6相连, 衬底和端口VSS相连
  • 采用的晶体管类型为nm1p2_lvt_lp, 沟道的宽度和长度分别为\(0.21um\)和\(0.06um\)

ICsprout55的GDS文件暂未开放

一生一芯对GDS文件中的具体内容不作要求, 故此处不展开介绍

OAI22X1H7L这个标准单元的功能比单一的逻辑门更复杂

• 根据德摩根定律, 对OAI22X1H7L输出端口的逻辑表达式进行转换:

(!A0 * !A1) + (!B0 * !B1) = !(A0 + A1) + !(B0 + B1) = !((A0 + A1) * (B0 + B1))

这个标准单元的功能包含两个二输入或门, 一个二输入与门和一个非门

事实上, OAI22的命名是有其含义的:

• 其中OAI表示Or-And-Invert, 22表示两组输入信号, 每组各两个
  • 假设输入信号分别为A0, A1, B0, B1
  • 先对每组信号内部进行Or运算, 得到A0 | A1和B0 | B1
  • 再对结果进行And运算, 得到(A0 | A1) & (B0 | B1)
  • 最后对结果进行Invert运算, 得到!((A0 | A1) & (B0 | B1))

OAI22X1H7L的面积, 比采用功能等价的多个逻辑门单元所花费的面积要小得多

• 因为通过晶体管之间的串联和并联来实现与和或的逻辑功能, 比通过与门和或门来实现相应的逻辑功能, 代价要低很多
  • 不仅仅体现在面积上, 还体现在延迟和功耗上

将复杂逻辑门作为标准单元提供, 能让芯片具备更好的PPA

• NAND2X1H7L, NAND2X2H7L和NAND2X4H7L在逻辑功能上完全等价
  • 但NAND2X4H7L能提供更大的驱动能力, 能使其下游逻辑翻转得更快
  • 不过这需要更大或更多的晶体管来实现
    • 因此NAND2X4H7L具有更大的面积, 其功耗也更高

• 考虑不同驱动能力在性能, 面积, 功耗等指标上的权衡
  • 通常在影响频率的关键路径上使用驱动能力较高的标准单元
    • 从而降低关键路径的延迟, 提升芯片的频率
  • 在不影响频率的非关键路径上使用驱动能力较低的标准单元
    • 从而在不降低芯片频率的情况下, 降低芯片整体的面积和功耗

I/O单元可以参考相关LIB文件:

cd yosys-sta/pdk/icsprout55/IP/IO/ICsprout_55LLULP1233_IO_251013/
vim liberty/ICSIOA_N55_3P3_tt_1p2_3p3_25c.lib

I/O单元可继续分类如下:

1. 数据I/O单元(也称GPIO), 用于提供数据信号的输入输出, 如P65_1233_PBMUX

2. 核心电源单元, 用于为芯片内部的晶体管提供电源, 包括源极的电源(VSS)和漏极的电源(VDD), 如P65_1233_VSS1和P65_1233_VDD1

虽然I/O单元也是标准单元库中的一部分, 但它们的面积比一般的标准单元要大几个数量级

• 这是因为, 与芯片外界通信对I/O单元的功能提出了更多需求
  • 需要具备很强的驱动能力来向芯片外部输送信号
  • 需要集成保护电路来防止外部的静电对芯片内部造成损害
  • 需要符合芯片引脚的物理尺寸和焊接要求(如间距, 金属层厚度, 保留空白区域避免短路)
• 因此, I/O单元的电路层实现要比一般的标准单元复杂得多

具体分为两类:

1. 逻辑正向驱动单元, 又称缓冲器(buffer), 其输出在逻辑上和输入完全相同
   • 包括BUFX1H7L, BUFX2H7L, BUFX4H7L等
     • X后的数字最大, 单元的驱动能力越强

2. 逻辑反向驱动单元, 又称反相器(inverter), 其功能和非门相同
   • 同样也存在多种驱动能力

一些常见的物理单元包括:

1. 上拉/下拉单元
   • 这类单元没有输入, 只有输出, 分别提供逻辑0(低电平)和逻辑1(高电平)的功能
   • 包括TIELOH7L和TIEHIH7L

2. 填充单元(filler)
   • 用于填充芯片中的空白区域, 保证某些层(如电源层)的连续性, 避免制造过程导致的缺陷
   • 包括FILLER1H7L, FILLER2H7L等

4. 天线效应修复单元
   • 在芯片制造过程的离子刻蚀步骤中, 在一定条件下会引发电路上的天线效应
     • 这种效应会击穿晶体管, 使其失效
   • 在合适的位置添加这种标准单元可以消除天线效应, 从而保证芯片的正确性
   • 包括ANT2H7L和ANT4H7L

ICsprout55目前暂未开放相关的宏单元

之所以不能用一般的标准单元(如与门, 缓冲器等)来处理时钟信号, 是因为时钟信号的特殊性:

1. 时钟信号的细微变化可能会导致触发器无法正确工作
   • 时钟信号因抖动产生的毛刺可能会被触发器误认为时钟边沿的到来

2. 时钟信号的延迟会影响触发器的时序, 进而影响整个电路的工作频率

3. 电路中的触发器都需要接入时钟, 因此时钟信号的扇出非常大, 传输距离也很远, 需要很强的驱动能力
   • 根据前文对芯片内部结构的介绍, 时钟信号通常会采用更大的线宽

需要对时钟专用单元进行针对性设计, 使其具备低抖动, 低延迟, 高驱动能力等特性

ICsprout55目前暂未开放此类单元

扫描链单元通常用于可测试性设计(Design for Testability, DFT)

• 它们在一般触发器的基础上, 添加了扫描使能端SE(scan enable)和扫描输入端SI(scan input)
  • 当SE有效时, 用SI来更新触发器
• 开发者可以通过外部的控制将特定状态注入到这种触发器中, 从而帮助开发者对制造后的芯片进行调试
• 和一般的触发器相比, 扫描链单元的面积更大, 功耗也更高

后端工程师一般会选取多个PVT参数的组合作为一系列环境

• 在设计阶段尽可能保证芯片将来能在这些环境下工作
• 这些环境称为PVT角(PVT corner)

在标准单元库中, 不同的PVT角体现为不同的LIB文件

• 在这些LIB文件中, 标准单元的名称和面积都相同, 但延迟和功耗不同
• 通过采用不同的LIB文件进行评估, 后端工程师可以了解芯片能否在对应PVT角下按预期工作

这些因素都会影响晶体管的电阻和电容, 最终影响晶体管的延迟表现

• 可能会变快, 也可能会变慢

为了测试电路在各种晶体管延迟下都能正确工作, 一般会根据晶体管的工作速度定义若干情况

• 这些情况称为工艺角(process corner)

    pMOS
     ^
     |    sf            ff
fast +   o-------------o
     |   |             |
     |   |       tt    |
     |   |      o      |
     |   |             |
     |   |ss           |fs
slow +   o-------------o
     |
     +---+-------------+---> nMOS
        slow          fast

• 使得CMOS整体从0变成1与从1变成0时的延迟不同
  • 元件延迟参数的确定需要更加谨慎
• 但出现的概率很低, 通常不考虑

在Intel Core系列中:

• 大部分性能表现属于tt工艺角的芯片以i5的型号进行销售

• 少部分属于ff工艺角的芯片能运行在更高的频率
  • 以价格更高的i7型号进行销售, 以赚取更多利润

• 剩下属于ss工艺角的芯片只能运行在比tt更低的频率
  • 以价格更低的i3型号进行销售, 避免将其作为废片丢弃

• 电源也可能会存在白噪声
  • 对同一个位置的标准单元而言, 晶体管的工作速度也会随时间而波动

为了应对电压的波动, 后端工程师一般需要保证电路在标准工作电压\(v\)的\(\pm 10\%\)区间(即\([0.9v, 1.1v]\))内能正确工作

• 即使外部环境相同, 芯片中不同位置的晶体管也会受到不同温度的影响
  • 在晶体管密度高或者晶体管翻转频率高的区域, 产生的热量也高
  • 相对于常温而言, 温度升高会使晶体管的工作速度变慢
    • 根据热力学效应, 粒子在高温状态下具有更高的能量
    • 因此半导体材料中的原子会在晶格中加剧振动
    • 受这种振动的影响, 晶体管沟道中电子移动的方向会被改变
    • 从而使电流降低, 进一步使得晶体管的工作速度下降

为了提升芯片的健壮性, 不同温度下的工作情况都需要考虑

• ff_1p32_m40表示工艺角为ff, 电压为1.32V, 温度为-40摄氏度

在集成电路领域, 类似1p08这种用p(表示point)替代小数点.的命名方式很常见

• 一些早期的文件系统或EDA工具不支持文件名中包含小数点

• 在书写密集的技术文档或字体很小的板卡上, 1p60的视觉区分效果比1.60更好, 尤其是小数点很容易看漏

• 用字母m(表示minus)替代负号-也是出于相似的考虑

• 不同厂商采用的命名规范可能有所不同
  • 用单位(如字母v)替代小数点(如用1v08表示1.08V)
  • 用字母n(表示negative)替代负号(如用n40表示-40摄氏度)

而芯片的实测表现与其真实的工作环境相关

• 如果实际工作环境和设计芯片时采用的PVT角不一致, 则EDA工具报告的信息并不能完全代表芯片实测的表现

一些厂商可能会利用两者的差异来进行营销

• 某厂商在芯片设计阶段采用ff_1p32_m40, EDA工具报告芯片最高可运行在2GHz的频率, 厂商便宣称其芯片频率达到2GHz

• 但用户购买相关产品后, 发现芯片最高只能运行在1.5GHz
  • 用户是在常温(约25摄氏度)环境下使用芯片产品, 并不是-40摄氏度
  • 在一批芯片中, 工艺波动处于典型情况的芯片占大多数, 大部分用户购买到的都是这部分芯片, 而工艺波动落在ff范围内的芯片则是占少数

如果广告中的频率不是实测数据, 还要关注是在哪个PTV角下评估

不同阈值电压的标准单元主要用于在延迟和静态功耗之间取得权衡

• 延迟: 对于阈值电压较高的标准单元, 需要花费更多时间才能让晶体管从截止状态变成导通状态, 因此延迟较高

• 功耗: 静态功耗主要由漏电电流产生
  • 在目前的CMOS技术中, 漏电电流中占比最多的部分是亚阈值电流(sub-threshold current)
  • 之所以存在亚阈值电流, 是因为晶体管从导通状态转换为截止状态时, 并非瞬间就进入完美的截止状态, 而是进入了亚阈值状态
  • 在这种状态下, 栅极附近仍然存在微弱的电场, 会吸引少量电子
  • 这些电子虽然不足以形成沟道连通源极和漏极, 但它们仍然会产生从漏极到源极的微小电流, 这就是亚阈值电流

由于亚阈值电流在漏电电流中占比较大, 因此静态功耗可近似看成:

\[P_{static} = V_{DD}\cdot I_{leakage} \approx V_{DD}\cdot I_{sub} \propto V_{DD}\cdot Ae^{-BV_T}\]

其中, \(V_{DD}\)为电源电压

结论:

• 阈值电压越高, 漏电电流越低, 静态功耗也越低
• 当阈值电压降低时, 静态功耗却呈指数增长

通常将标准单元按阈值电压分如下几类

• HVT(High Threshold Voltage) - 静态功耗最低, 但延迟最高

• RVT(Regular Threshold Voltage)
  • 有些厂商称其为SVT(Standard Threshold Voltage)

• LVT(Low Threshold Voltage)

• ULVT(Ultra-Low Threshold Voltage) - 延迟最低, 但静态功耗最高

• 有一些工艺还提供UHVT(Ultra-High Threshold Voltage)的标准单元

• 在高性能应用场景中, 偏向选择LVT甚至ULVT

• 在两个目标都追求的场合, 可以选择混合设计方式
  • 在影响频率的关键路径上使用LVT或ULVT, 从而降低关键路径的延迟, 提升芯片的频率
  • 在不影响频率的非关键路径上使用SVT或HVT, 从而在不降低芯片频率的情况下, 降低芯片整体的静态功耗

例: 根据体系结构领域国际顶级会议MICRO上发表的香山论文, 第一代香山处理器芯片中不同电压阈值的标准单元的比例为:

• ULVT 1.04%, LVT 19.32%, SVT 25.19%, HVT 53.67%

假设芯片水平放置:

• 金属层有很多, 但标准单元一定会使用M1金属层
  • 因此通常用M1金属层的PITCH属性作为轨道数计算的参考

在一种标准单元库中, 标准单元的高度通常是相同的

• 从而进一步方便EDA工具开展布局工作
• 因此, 也可以从轨道数的角度来描述不同标准单元库的标准单元
  • 例如, 某标准单元库的标准单元轨道数为6, 则称为6T标准单元

• 对于轨道数较多的标准单元(如12T, 13T)
  • 具备较高的性能; 但面积较大, 功耗也较高

• 对于轨道数处于两者之间的标准单元(如9T, 10T)
  • 在性能，面积和功耗等指标上相对平衡

• 有的PDK会提供不同轨道数的多种标准单元库
  • ICsprout55还提供了9T的标准单元库, 但目前暂未开放.

• 后端工程师需要根据应用场景, 选择合适的轨道数

• 但在选定标准单元库后, 电路中无法混合使用不同轨道数的标准单元
  • 和阈值电压不同: 在一个设计中可混合使用多种阈值电压的标准单元