电路的评估

网表中的标准单元是可制造的, 具备各种物理属性

• 可以对电路的好坏进行初步评估
• 衡量电路的三个常用维度: 性能, 功耗, 面积
  • 统称为PPA(Performance, Power, Area)

性能评估

回顾数字电路的状态机模型:

• 时序逻辑元件在时钟信号到来时更新状态
• 新状态由组合逻辑计算得到, 但需要经过一定的延迟
• 需要控制时钟频率, 使两次时钟之间的间隔(也即周期)能足够容纳组合逻辑的延迟
  • 否则, 用于更新状态的数据信号并不是由组合逻辑计算出的稳定结果

关键路径

电路中的组合逻辑有很多

电路的工作频率受限于电路中延迟最长的一条组合逻辑路径

• 称为电路的关键路径(critical path)

两种延迟

当前得到的时序报告并不能完全反映芯片流片时的频率

• 网表只包含标准单元及其拓扑信息, 但未包含标准单元的物理位置信息

处理器的另一个性能指标

对于处理器来说, 频率并不是衡量其性能的唯一因素

• 频率的另一种理解是每秒工作了多少个周期
• 但不一定每个周期都有实质性的工作

功耗评估

功耗分三类:

1. 内部功耗(Internal Power)

• 晶体管翻转时, nMOS和pMOS并非瞬间就完成状态切换
• 在一段很短的时间内, nMOS和pMOS会同时处于导通状态
• 电源端到地端短路, 所产生的功耗就是内部功耗
• 也称短路功耗, 属于动态功耗(dynamic power)的一部分

功耗评估(2)

• 真正的晶体管会因为多种原因, 导致在源极和漏极之间存在一定的微小电流, 称为漏电电流(leakage current)
• 由漏电电流形成的功耗就是漏电功耗
• 由于漏电功耗在晶体管不翻转时也会存在, 因此也称为静态功耗

开放讨论: 还需要FPGA吗?

基本上不需要了

开放讨论: 还需要FPGA吗? (2)

事实上, 当以下不等式成立时, FPGA在时间方面的优势才能体现出来:

\[T_{FPGA.syn} + T_{FPGA.impl} + T_{FPGA.run} < T_{Sim.comp} + T_{Sim.run}\]

• 其中, \(T_{FPGA.syn} + T_{FPGA.impl}\)通常达到小时量级
• 而\(T_{Sim.comp}\)通常能在数分钟内完成

Verilog RTL综合标准规范

什么样的RTL代码转换成什么样的标准单元, 需要考虑RTL综合的语义

• 但Verilog标准手册定义的是仿真语义, 不适用于RTL综合这一场景
• Verilog RTL综合标准手册专门描述了Verilog语言在综合场景下的语义
  • 综合器读入Verilog代码, 然后根据这一标准手册所描述的语义, 将Verilog代码转换成语义等价的标准单元

1.1 Scope

This standard defines a set of modeling rules for writing Verilog® HDL descriptions
for synthesis. Adherence to these rules guarantees the interoperability of Verilog
HDL descriptions between register-transfer level synthesis tools that comply to this
standard. The standard defines how the semantics of Verilog HDL are used, for
example, to describe level- and edge-sensitive logic. It also describes the syntax
of the language with reference to what shall be supported and what shall not be
supported for interoperability.

Verilog RTL综合标准规范(2)

1.1 Scope

This standard defines a set of modeling rules for writing Verilog® HDL descriptions
for synthesis. Adherence to these rules guarantees the interoperability of Verilog
HDL descriptions between register-transfer level synthesis tools that comply to this
standard. The standard defines how the semantics of Verilog HDL are used, for
example, to describe level- and edge-sensitive logic. It also describes the syntax
of the language with reference to what shall be supported and what shall not be
supported for interoperability.

1. 这份标准规范定义了一个建模规则的集合, 来将Verilog用于综合

Verilog RTL综合标准规范(2)

Use of this standard will enhance the portability of Verilog-HDL-based designs
across synthesis tools conforming to this standard. In addition, it will minimize
the potential for functional mismatch that may occur between the RTL model and the
synthesized netlist.

1. 采用这份标准可以提升Verilog设计在不同综合器之间的可移植性
   • 从而让符合标准的综合器能按一致的语义来解析符合标准的Verilog代码

对组合逻辑进行建模

第5.1节介绍了对组合逻辑建模的方式

Combinational logic shall be modeled using a continuous assignment or a net
declaration assignment or an always statement.

组合逻辑可以通过连续赋值, 线网声明赋值或always语句进行建模

从运算符到电路

1. 算术运算符
   • +和-运算符将综合出加法器
   • *将综合出阵列乘法器
   • /和%将综合出阵列除法器
   • 阵列乘法器和阵列除法器的电路延迟较大
     • 在面向高性能的处理器设计中，一般会编写其他类型的乘法器和除法器来提升处理器的主频

从运算符到电路(2)

3. 归约运算符
   • &, |和^将分别综合出一个输入端口数量与操作数位宽相同的门电路, 分别对应与门, 或门和异或门
     • 若信号a的位宽为4，则&a将会综合出一个4输入的与门
   • ~&, ~|和~^各自综合出的电路, 分别等价于在&, |和^综合出的与门, 或门和异或门之后再添加一个非门

从运算符到电路(3)

5. 等式运算符
   • 等式运算符的行为可以通过归约运算符和位运算符表达
     • (a == b) -> ~(|(a ^ b))
     • (a != b) -> |(a ^ b)

从运算符到电路(4)

8. 移位运算符
   • 若移位位数为常量，则移位运算符的行为可通过位拼接运算符和下标选择来表达
   • 假设被移位操作数a的位宽为wa，移位位数为b，wa和b皆为常量
     • (a >> b) -> {{b{1’b0}}, a[wa-1:b]}
     • (a << b) -> {a, {b{1’b0}}}
   • 若移位位数为变量，移位运算符将综合出桶形移位器

用always对组合逻辑进行建模

回到手册第5.1节

When using an always statement, the event list shall not contain an edge event
(posedge or negedge). The event list does not affect the synthesized netlist.
However, it may be necessary to include in the event list all the variables read in
the always statement to avoid mismatches between simulation and synthesized logic.

1. 使用always语句时, 事件列表不能包含边沿事件(posedge或negedge)

A variable assigned in an always statement shall not be assigned using both a
blocking assignment (=) and a nonblocking assignment (<=) in the same always
statement.

用always对组合逻辑进行建模(2)

The event list for a combinational logic model shall not contain the reserved words
posedge or negedge. Not all variables that appear in the right hand side of an
assignment are required to appear in the event list. For example, a variable does not
have to appear in the event list of an always statement if it is assigned a value
with a blocking assignment before being used in subsequent expressions within the
same always statement.

1. 组合逻辑模型的事件列表不能包含关键字posedge和negedge

The event list may be the implicit event expression list (@(*), @*).

对时序逻辑进行建模

第5.2节介绍了对时序逻辑建模的方式

An edge-sensitive storage device shall be modeled for a variable that is assigned a
value in an always statement that has exactly one edge event in the event list. The
edge event specified shall represent the clock edge condition under which the storage
device stores the value.

1. 一个边沿敏感的存储元件的建模, 是通过在always语句中对一个变量赋值来进行的, 这个always语句的事件列表只有一个边沿事件

Nonblocking procedural assignments should be used for variables that model
edge-sensitive storage devices. Nonblocking assignments are recommended to avoid
Verilog simulation race conditions.

对时序逻辑进行建模(2)

Blocking procedural assignments may be used for variables that are temporarily
assigned and used within an always statement.

对于临时赋值并在同一条always语句中使用的变量, 可以使用阻塞赋值

Multiple event lists in an always statement shall not be supported.

补充: if-else语句的可综合语义

规则1: 对于只更新单个寄存器变量的嵌套if-else语句, 其功能等价于嵌套的条件运算符

always @(posedge clk)
  if (cond1) val <= expr1;
  else if (cond2) val <= expr2;
  // ...
  else if (condn) val <= exprn;
  else val <= expr_last;

always @(posedge clk)
  val <= (cond1 ? expr1 : (cond2 ? expr2 : ... (condn ? exprn : expr_last)));

补充: if-else语句的可综合语义(2)

规则2: 对于只更新单个寄存器变量的多个并列的if语句, 其功能可用嵌套的if-else语句来表示

always @(posedge clk)
  begin
  if (cond1) val <= expr1;
  if (cond2) val <= expr2;
  // ...
  if (condn) val <= exprn;
  end

always @(posedge clk)
  if (condn) val <= exprn;
  // ...
  else if (cond2) val <= expr2;
  else if (cond1) val <= expr1;
  else val <= val;

补充: if-else语句的可综合语义(3)

规则3: 对于更新多个寄存器变量的if-else语句，其功能等价于按照变量将always语句分开编写

• 前提: 不产生数据竞争

always @(posedge clk)
  if (cond1) begin
    val1 <= expr1;
    val2 <= expr2;
  end
  else val1 <= expr3;

always @(posedge clk)
  if (cond1) val1 <= expr1;
  else val1 <= expr3;
always @(posedge clk)
  if (cond1) val2 <= expr2;

补充: case语句的可综合语义

假设expr0, expr1, …, exprn中均不含x和z

case (expr0)
  expr1: statement1
  expr2: statement2
  // ...
  exprn: statementn
  [default: statement_default]
endcase

if (expr0 == expr1) statement1
else if (expr0 == expr2) statement2
// ...
else if (expr0 == exprn) statementn
[else statement_default]

仿真和综合行为不一致的场景

在芯片设计的流程中, 仿真和综合都是必须的步骤

• 由于仿真和综合的语义不完全一致, 对于同一份Verilog代码, 其仿真行为和综合行为可能不一致
• 考虑到物理设计和制造, 故Verilog代码的行为需要以综合为准

always @(posedge clock) begin
  a = 0;
  a = 1;
end
always @(posedge clock)
  b = a;

仿真和综合行为不一致的场景(2)

更多的场景

2. 使用Pragmas
3. 使用`ifdef
4. 事件敏感列表不完整
5. 赋值语句的顺序错误
6. 同时带有异步复位和异步置位的触发器
7. 使用函数
8. 使用casex
9. 使用casez
10. 使用x赋值语句
11. 在变量声明时赋值
12. 使用时间延迟

手册包含详细的解释和示例, 建议RTFM仔细阅读

理解综合的结果

• 评估电路的三个常用维度(PPA)
  • 性能
    • 电路的最高工作频率由关键路径的延迟决定
    • 总延迟 = 逻辑延迟 + 线延迟
    • 处理器的另一个性能指标 - IPC
  • 功耗
    • 动态功耗 = 内部功耗 + 翻转功耗
    • 静态功耗 = 漏电功耗
  • 面积
• Verilog的RTL综合语义
  • 从运算符到电路
  • 用always对组合逻辑和时序逻辑进行建模
  • 需要避免仿真和综合行为不一致的场景